Geen geluid uit adau1452_CS42448

[bart Luyckx]

De truk met de level meters lukt voor het 6 kanaals programma. Enkel voor het eerste kanaal. (Instelling 48Khz)

Voeg ik de levelmeters toe op het programma adau1452_192TDM dan krijg ik geen respons. (instelling 192kHz)
Ook als ik dit programma wijzig naar 48kHz werkt het niet.

[OWC]

Is het 16m. Ik denk 16k Eeprom

Op het evaluatie bord zit een 25AA1024. Die is 1M

Via I2C werkt de adau niet.
Heb ze terug op SPI gezet.

Ben precies iets verder geraakt.
Gebruik het programma van ADI voor zes kanalen voor de cs42448.
Ik heb een level meter toegevoegd op de ingang en uitgang.

Via REW stuur ik een testsignaal. Die wordt gedetecteerd op de ingang de levelmeters gaan mee op en neer wanneer ik signaal stuur of stop.
Ook de uitgangsmeter gaan mee, maar geen geluid. Heb verschillende uitgangspoorten geprobeerd.
Maar geen succes.

Enkel ingang 1 werkt zo ingang 2 en 3 geen response.

Op die manier komen we toch nog weer een stuk dichterbij!

Het kan zijn dat of data format toch niet klopt, of dat de DAC gewoon niet (goed) werkt.

Ik had begrepen dat jij laatst een scope had aangeschaft toch?

[bart Luyckx]

De andere pdf werkt niet op mijn telefoon om een of andere suffe reden.

lukt muij ook niet op de telefoon, maar wel op de laptop.

[bart Luyckx]

Ik had begrepen dat jij laatst een scope had aangeschaft toch?

klopt. Ik heb een scope nu. Had hem aan de ingang gehangen en krijg mooi het 1K signaal van REW. rond de 500mV RMS

[OWC]

Zou je even kunnen meten welke spanning er op pin 3 van de eeprom staat?
Volgens mij moet dat 3v3 zijn.

[OWC]

Ik had begrepen dat jij laatst een scope had aangeschaft toch?

klopt. Ik heb een scope nu. Had hem aan de ingang gehangen en krijg mooi het 1K signaal van REW. rond de 500mV RMS

Was dat een 20Mhz scope?
We kunnen namelijk gaan kijken of de clock van de DAC überhaupt wel werkt.

[ds23man]

De andere pdf werkt niet op mijn telefoon om een of andere suffe reden.

lukt muij ook niet op de telefoon, maar wel op de laptop.

Is een word document.

Ben even de datasheet van de codec aan het doorspitten en wat gevonden. Default registerinstellingen van dat ding is dat je hem met TDM moet aansturen. Ding wordt niet eens meer gemaakt trouwens.

[bart Luyckx]

Zou je even kunnen meten welke spanning er op pin 3 van de eeprom staat?
Volgens mij moet dat 3v3 zijn.

spanning is 2,94V.

Scope is 25MHz

[OWC]

De andere pdf werkt niet op mijn telefoon om een of andere suffe reden.

lukt muij ook niet op de telefoon, maar wel op de laptop.

Is een word document.

Ben even de datasheet van de codec aan het doorspitten en wat gevonden. Default registerinstellingen van dat ding is dat je hem met TDM moet aansturen. Ding wordt niet eens meer gemaakt trouwens.

Er staat toch echt .pdf achter (hoewel ik ook gewoon word documenten kan openen).
Hij download gewoon helemaal niet, op PC werkt het nu wel.

Obsolete componenten zijn een beetje de standaard bij zulk soort printjes.
Ik had het ook al gezien, maar eigenlijk ok wel al verwacht.

[OWC]

Zou je even kunnen meten welke spanning er op pin 3 van de eeprom staat?
Volgens mij moet dat 3v3 zijn.

spanning is 2,94V.

Scope is 25MHz

Nice, in dat geval kunnen we gaan kijken of alle data en clock signalen aankomen.
Ook de samplerate moet je kunnen meten bij de CODEC.

Ik zou bij de header pinnen beginnen met alle clock signalen.

Jij wilde leren meten enzo, je hebt gelijk je project te pakken

edit:
Aan de andere kant, is dit een CODEC zie ik net.
Dus als we iig iets binnenkrijgen, zoals je net zegt, zou de rest ook moeten werken.

[ds23man]

Heb denk ik het lek boven. Als deze Cirrus stand alone ( zonder externe controller) gebruikt word staat ie standaard in de TDM mode:

https://d3uzseaevmutz1.cloudfront.net/p ... 01REV1.pdf

Dan moet je de datalijn vanuit de dsp wel op deze mode instellen, geldt ook voor de ADC trouwens. In Sigma is dat standaard 2 kanaals I2S.

Waar dan welk kanaal waar terecht komt in Sigma is dan ook weer een verrassing...

[ds23man]

Dit schijnt de originele project file te zijn voor dit bordje.

Deze poept een 1kHz signaal uit die je met de rotary encode kunt aanpassen in volume volgens mij.
Eerst maar eens kijken of dat werkt.
Ik zou er eerst iets simpels op aansluiten btw.

De term dtm in die filenaam is een dead giveaway....

[OWC]

Ja dat was al bekend, maar volgens Bart (de andere Bart haha) werkt die dus ook niet.

[ds23man]

Ik werk zelf nooit met TDM, probleem is meer een instelling van welke datalijn als TDM geconfigureerd wordt en waar dat terecht komt als in of uitgang in Sigma. Gevalletje datasheets doorspitten.

[bart Luyckx]

Heb denk ik het lek boven. Als deze Cirrus stand alone ( zonder externe controller) gebruikt word staat ie standaard in de TDM mode:

Knipsel.PNG

https://d3uzseaevmutz1.cloudfront.net/p ... 01REV1.pdf

Dan moet je de datalijn vanuit de dsp wel op deze mode instellen, geldt ook voor de ADC trouwens. In Sigma is dat standaard 2 kanaals I2S.

Waar dan welk kanaal waar terecht komt in Sigma is dan ook weer een verrassing...

Instellingen staan als volgt :

Lijkt dan wel ok zo.

[bart Luyckx]

Pinnen uitgemeten met scope.

48khz pinnen
5,8,11,14,18,26,27,28
Pinnen 3Mhz
6,9,12,15,17,20,24
Pin 22 = 1,5Mhz
Pin 4 = 12Mhz

[OWC]

Heb je trouwens al eens met de routing matrix gespeeld?

[OWC]

Als het trouwens TDM formaat is, dan moet dat wel alle 8 channels zijn en voor de input 6 channels.

Daarnaast moet hij volgens mij wel op left-justified staan

TDM data is received most significant bit (MSB) first, on the second rising edge of the DAC_SCLK occur-
ring after a DAC_LRCK rising edge. All data is valid on the rising edge of DAC_SCLK. The AIN1 MSB is
transmitted early, but is guaranteed valid for a specified time after SCLK rises. All other bits are transmit-
ted on the falling edge of ADC_SCLK. Each time slot is 32 bits wide, with the valid data sample left ‘jus-
tified within the time slot. Valid data lengths are 16, 18, 20, or 24.
ADC/DAC_SCLK must operate at 256Fs. ADC/DAC_LRCK identifies the start of a new frame and is equal
to the sample rate, Fs.
ADC/DAC_LRCK is sampled as valid on the rising ADC/DAC_SCLK edge preceding the most significant
bit of the first data sample and must be held valid for at least 1 ADC/DAC_SCLK period.

Als ik het TDM voorbeeld open, lijkt hij op "I2s delay" te staan, niet op "left justified".
Dat geldt zowel voor de input als output.
Daarnaast staat de input op 8-channels, maar dat kun je zo laten staan.
The word lengths staan nu op 32-bit, maar volgens de beschrijving van de datasheet zou die dus op 24 bit moeten staan.

[ds23man]

Heb denk ik het lek boven. Als deze Cirrus stand alone ( zonder externe controller) gebruikt word staat ie standaard in de TDM mode:

Knipsel.PNG

https://d3uzseaevmutz1.cloudfront.net/p ... 01REV1.pdf

Dan moet je de datalijn vanuit de dsp wel op deze mode instellen, geldt ook voor de ADC trouwens. In Sigma is dat standaard 2 kanaals I2S.

Waar dan welk kanaal waar terecht komt in Sigma is dan ook weer een verrassing...

Instellingen staan als volgt :
IMG20231217153311.jpg
IMG20231217153259.jpg

Lijkt dan wel ok zo.

Nee, de handel staat onder TDM mode op 2 kanaals.

[bart Luyckx]

Heb je trouwens al eens met de routing matrix gespeeld?

Nee nog niet. Vond er niet veel info over.
Wanneer ik iets vond ging het over digitale ingangen

[bart Luyckx]

Nee, de handel staat onder TDM mode op 2 kanaals.

Hoe stel ik hem dan best in? Zowel voor de inputs als outputs?

[OWC]

Ik zie trouwens nog iets anders, op de foto van jouw bordje zit een crystal van 12.288Mhz.

Echter staat in de hardware config (tab CLOCK_CONTROL), Base_Fs x 512 (24.576 MHz for 48 kHz) ingesteld.
Volgens mij moet dat Base_Fs x 256 (12.288 MHz for 48 kHz) zijn ? (dat was ook te vinden op een forum past op ADI forum).
Dat volgt namelijk ook uit de beschrijving van de CODEC.

Ik zou daar eerst eens mee beginnen en de rest even laten op default.

[ds23man]

De grap zit hier:

Knipsel.PNG (148.27 KiB) 202 keer bekeken

Onderste selectievak.

Maar ik snap nu wel de systematiek van in en outputs, zal het straks even uitleggen.

[bart Luyckx]

Ik zie trouwens nog iets anders, op de foto van jouw bordje zit een crystal van 12.288Mhz.

Echter staat in de hardware config (tab CLOCK_CONTROL), Base_Fs x 512 (24.576 MHz for 48 kHz) ingesteld.
Volgens mij moet dat Base_Fs x 256 (12.288 MHz for 48 kHz) zijn ? (dat was ook te vinden op een forum past op ADI forum).
Dat volgt namelijk ook uit de beschrijving van de CODEC.

Ik zou daar eerst eens mee beginnen en de rest even laten op default.

in het programma dat ik nu gebruik 6_ch.dspproj staat het op Fsx256 ingesteld.

[OWC]

in het programma dat ik nu gebruik 6_ch.dspproj staat het op Fsx256 ingesteld.

Weer een ander, het is wel een beetje warrig zo

Ik heb hem even gedownload en bekeken.

Ik zou daarvan nu weer juist de serial-Port instellingen op het volgende zetten:

Voor zowel ingang and uitgang:
Word length: 32 bits
TDM mode: 8 channels (32 bit channel)

Dus voor SDATA_IN0 en SDATA_OUT0

Mocht dat niet werken dan ook even voor beiden left-justified proberen en/of eventueel naar word length van 24 bit.
(volgens mij moet hij eigenlijk 24 bit zijn, dus daar kun je ook mee beginnen)