DIYINHK AD1865 I-out vraagje

[democles]

Vandaag de boel eerst maar eens een poos laten spelen. Nu, een uur of 10 verder klinkt het al heel anders. Eigenlijk gewoon onwijs goed! Dit beloofd wat.

Geduld is een schone zaak

En geduld heb ik ook niet!

[3kes]

Geduld? Wat is dat? Het moet NU!

Er is trouwens weer een ander idee gerezen. Zat nog even op diyaudio.com te zoeken naar AD1865 ideeën en kwam op een leuke pagina met de dac-end als uitgangspunt. Zoals jij hem hebt dus demo, alleen met de Lundahls in de uitgang.

Poosje terug heb ik via ebay een chip gekocht maar of deze origineel is weet ik niet. Ik plaats even een foto.

De meeste spullen (minus pcb's en uitgangstrafo's) heb 'k er wel voor liggen.

[democles]

Lijkt er wel op,pas op voor de hele dunne pootjes,breken zo af,of gaan dubbel als je hem in de voet duwt.
Ik wacht even waar Marcel mee komt

[MarcelvdG]

Ik zat te denken aan zoiets, maar ik moet de timing nog doorrekenen en kijken wat ik precies met de ingang van de rechter EXOR wil doen. Voordelen vergeleken met die andere I2S-interface die Democles postte:

1. De data gaan maar door 1 poort + 1 flip-flop heen, niet door het schuifregister. Het schuifregister vertraagt alleen maar de woordklok. De woordklok heeft alleen frequentiecomponenten op veelvouden van de bemonsteringsfrequentie, dus kan het schuifregister geen storing in het hoorbare gebied uitstralen.

2. Volgens mij moet het ook met hoge-resolutieopnamen werken, al worden die dan wel met de botte bijl op 18 bits afgerond (net als bij die DAC met S/PDIF-ingang, overigens).

[hannesie]

Dit is wel een interessante ontwikkeling.

Leuk om dat dan op te pakken, gaat mij wat erg ver, maar ik bespeur hier meer geïnteresseerden

[3kes]

Ziet er goed uit Marcel! Voor zover ik heb kunnen bespeuren is dit nog niet bedacht op deze manier.

[3kes]

Heb je trouwens wat aan een close up foto van het diyinhk boardje Marcel? Dat is welliswaar een dual ad1865 opzet maar heeft wel een i2s ingang.

Volgens mij is er geen schema van bekend.

[democles]

Even opgezocht.
Gevonden...........

En dit is de begeleidende tekst.

R2R, RECLOCK, NONOVERSAMLING, all mystery area in the audiophile world are now included in an all-in-one compact PCB!

The I2S reclock input circuit in this PCB is based on the Analog Device AN207 stop clock algorithm, left and right channel DAC are latch at the same time. With our enhanced and optimized redesign, it has no phase different problem as the other convertor in the market. The MCK from the I2S input is used to drive the input flip flop for FIFO reclock, it do not have the problem as the other complex reclock scheme which drop or double dozens of unnecessary samples every second, and it do not use CPLD/FPGA as the other design which actually increase the jitter tenth of time after reclock. This PCB is target for audiophile.

[ds23man]

Begrijp ik nou goed dat de samples van links en rechts die in de pcm stream achterelkaar komen gelijk worden gelegd?

[MarcelvdG]

Juist, ik had het kennelijk verkeerd begrepen. Ik dacht dat jullie een schakeling voor de AD1865 zochten die hetzelfde doet als die schakeling die Democles gepost had, maar dan met I2S- in plaats van S/PDIF-ingang. Dat klopt dus niet, want het moet een schakeling worden die conform Analog Devices application note AN207 werkt. OK, dan ga ik opzoeken wat er in AN207 staat en er opnieuw over nadenken.

Toevoeging:
AN207 staat hier: https://www.analog.com/media/en/technic ... 3AN207.pdf Ze gebruiken een trucje om de data gelijktijdig in beide kanalen te klokken. Daarvoor wordt de bitklok van 1 kanaal gestopt, maar van het andere kanaal niet. Weer heel anders dan bij die DAC uit Hongkong dus.

[3kes]

Ik denk dat dat op hetzelfde neerkomt Marcel.

[democles]

Juist, ik had het kennelijk verkeerd begrepen. Ik dacht dat jullie een schakeling voor de AD1865 zochten die hetzelfde doet als die schakeling die Democles gepost had, maar dan met I2S- in plaats van S/PDIF-ingang..

Ja dat was de bedoeling.
Maar ik denk post gelijk er bij wat .diyinhk er verder aan gedaan heeft tegen digitale ruis.
Beter goed gejat dan slecht bedacht..............

[MarcelvdG]

Ik denk dat dat op hetzelfde neerkomt Marcel.

Bij de schakeling uit dit bericht viewtopic.php?f=66&t=27418&start=75#p1933552 zit er een halve woordklokperiode vertraging tussen het inklokken van de linker- en de rechterdata en lopen alle klokken vrolijk door. Dat geldt ook voor mijn schakeling viewtopic.php?f=66&p=1934021#p1933928 , en dat wijkt dus af van wat er hierin viewtopic.php?f=66&p=1934021#p1933967 staat.

Overigens is een halve woordklokperiode bij 44,1 kHz bemonsteringsfrequentie de tijd die geluid nodig heeft om een afstand van 3,85 mm af te leggen (in lucht bij standaarddruk en kamertemperatuur). Je kunt er dus voor corrigeren door een van de luidsprekers 3,85 mm naar voren of naar achteren te schuiven.

[democles]

Marcel,de hele gedachte achter dit I2S verhaal is,

Als ik het schema bouw met de SPdif ingang,ik 7 goede voedingen nodig ben.

LDO (spanningsregelaar) werkt niet goed,7x Salas shunt voeding wel.
Alleen behelst dat de helft van de kastruimte,veel,groot etc ,Je weet wel, net zoiets als een buizen dac

Bij I2S heb ik voor de dac chip 3 voedingen nodig en voor het I2S gebeuren nog 1 er bij,is totaal 4 en dat scheelt een hoop ruimte en onderdelen.

[MarcelvdG]

OK, maar op zich heb je dus geen bezwaar tegen doorlopende klokken en een halve woordklokperiode looptijdverschil tussen links en rechts, zoals bij de S/PDIF-schakeling?

Als je de boel compact wil houden, denk ik dat mijn schakeling beter is dan de schakeling uit Hongkong. Je hebt vast meer IC's nodig om al die bitjes in de tijd uit te lijnen dan om de woordklok wat te vertragen. Daarnaast houd ik het datapad dus liefst simpel omdat datasignalen overal en nergens frequentiecomponenten hebben, niet alleen ver in het ultrasoon.

[democles]

OK, maar op zich heb je dus geen bezwaar tegen doorlopende klokken en een halve woordklokperiode looptijdverschil tussen links en rechts, zoals bij de S/PDIF-schakeling?

Als het net zo klinkt nee.

Ik waardeer je werk.

Nu nog even dit alles omzetten naar iets tastbaars.

Sprak de Appel tegen de Peer.

[MarcelvdG]

OK, dan ga ik alsnog de timing doorrekenen en de details invullen van mijn eerdere voorstel.

[3kes]

Je bent echt een topper Marcel, deze materie gaat mij boven de pet. Denk jij dat de ene of de andere schakeling een negatief/positief effect op de geluidskwaliteit zal hebben? Of misschien helemaal geen effect?

[MarcelvdG]

Tja, ik vind het moeilijk om daar wat zinnigs over te zeggen. Je hebt bij mijn schakeling en de door Democles getoonde S/PDIF-interface natuurlijk de met 3,85 mm overeenkomende vertraging tussen links en rechts. Je kunt controleren of je daar wat van hoort door een luidspreker 3,85 mm naar voren of naar achteren te schuiven, al is het lastig om dat (dubbel-)blind te testen. Ik weet redelijk zeker dat ik het niet zou horen.

Bij een audio-DAC moet je uitkijken met overspraak van de databits op de spanningsreferentie en de klok, hoewel de klok vooral gevoelig is bij tijdcontinue sigma-delta DAC's en veel minder bij een multibit-DAC zoals de AD1865. Je moet ook uitkijken met klokfrequenties die hoorbare mengproducten met de bemonsteringsfrequentie kunnen veroorzaken, maar die frequenties zijn er in dit geval niet, dus dat scheelt. Het is fijn dat de AD1865 een volledig interne referentie zonder externe ontkoppeling heeft, je kunt deze dus alleen indirect verstoren via storing op de voeding.

Om die storing tot een minimum te beperken, heb ik liever een I2S-interface met een zo kort mogelijk datapad dan eentje die met een flink schuifregister de databits in tijd staat uit te lijnen. Met een goed printontwerp en goede voedingsontkoppeling of goede gescheiden analoge en digitale voedingen kunnen ze echter allebei goed werken, en heb je met die uitgelijnde databits in ieder geval die 3,85 mm verschuiving niet.

Tot slot heb je met alle besproken schakelingen het ongeditherd afronden op 18 bits. Dat levert kwantisatievervorming op van -110 dB ten opzichte van volle schaal (althans bij hoge-resolutieopnamen; als de opname zelf 18 bits of minder heeft, is er geen sprake van afronden). Als je in een uitzonderlijk stille omgeving een extreem zacht opgenomen opname zou beluisteren met de volumeknop helemaal rechtsom en je oor bijna tegen de luidspreker, zou je dat misschien net kunnen horen. Met dither zou het 4,77 dB harder worden, maar klinken als ruis in plaats van vervorming. Met een FPGA zou het geen enkel probleem zijn om de boel netjes te ditheren, maar met 74(A)HC(T) IC'tjes wordt dat wat te ingewikkeld.

[MarcelvdG]

Een aspect dat ik nog vergeten was: veel audiofielen houden niet van S/PDIF-interfaces (en nog minder van Toslink) vanwege de extra jitter die deze veroorzaken, maar als je een signaalbron hebt die van zichzelf heel erg jittert, onderdrukt de PLL van de S/PDIF- (of Toslink-) ontvanger daar juist een deel van. Het schijnt dat Raspberry Pi's nogal jitteren bij 44,1 kHz bemonsteringsfrequentie, aangezien ze die 44,1 kHz afleiden van een klokfrequentie die geen eenvoudige relatie met 44,1 kHz heeft.

[3kes]

Fijne uitleg van deze lastige materie. Ben toch wel erg benieuwd hoe een gelijke dac met spdif zich verhoud tot een i2s exemplaar. Maar dat terzijde.

Mochten er onderdelen nodig zijn om het een en ander te testen dan hoor ik het graag. Heb aardig wat liggen.

[democles]

Bedankt Marcel voor de uitleg

Als ik dat vertaal naar mijn bevindingen komt dat aardig overeen.

Dac voeding is heel belangrijk.
Scheiden van Analoge en Digitaal Massa en voeding.
En het klopt dat al mijn AD dac ontwerpen een kleine ruis hebben,die alleen is waar te nemen met de volume op max,heb je normaal geen last van.

[MarcelvdG]

Ik heb de schakeling van viewtopic.php?f=66&t=27418&start=100#p1933928 eens wat verder uitgewerkt. Er zit een fout in het tijdvolgordediagram: de LL moet een klokcyclus eerder omlaag, dus het schuifregister moet een lengte van 20 in plaats van 21 hebben. Verder heb ik gekeken wat voor onderdelen redelijk en welke totaal niet verkrijgbaar zijn en wat timingberekeningen gedaan.

Uiteindelijk kwam ik hierop uit:

De PDF is hopelijk leesbaarder:

I2SaanAD1865.pdf

(32.77 KiB) 43 keer gedownload

R2-C2 en R3-C3 moeten zo dicht mogelijk bij de data-ingangen van de eerste 74AC74 geplaatst worden.

De weerstanden met waarde Rterm zijn alleen nodig als de sporen of kabels van de schakeling naar de AD1865 langer dan een centimeter of tien zijn. Ze moeten dan een waarde hebben van ongeveer de karakteristieke impedantie van de printsporen of kabels min 10 ohm.

De schakeling zou tot en met 192 kHz bemonsteringsfrequentie moeten kunnen werken als de signaalbron een bitklok met een nette duty cycle afgeeft: 37 % tot 54 %, uitgaande van een bitklokfrequentie van 64 keer de woordklok. Bij lagere frequenties wordt de duty cycle van de bitklok minder kritisch. Overigens kan de Hongkong-DAC alleen overweg met bitklokken op 64 keer de woordklok, maar zou deze schakeling ook met andere verhoudingen moeten werken.

Er mogen signalen op de ingangen staan als de voedingsspanning er nog niet is, de 74AHCT86 kan daar tegen. Hoge niveaus van 3,3 V of 2,5 V vormen ook geen probleem, de 74AHCT86 vat alles boven de 2 V gegarandeerd op als hoog.

Ik heb zelf overigens geen toepassing voor deze schakeling, want ik gebruik geen AD1865.

[democles]

Bedankt Marcel

Zal even rustig kijken of ik er wat van snap en of ik het kan vertalen naar een lay-out.

[3kes]

Bedankt Marcel

Zal even rustig kijken of ik er wat van snap en of ik het kan vertalen naar een lay-out.

Ook al even gekeken of ik dit naar een eenvoudig te bouwen schakeling kan omzetten.

Ben benieuwd op hoeveel Salas-jes jij uitkomt